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條件總數加法器 - 教育百科
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國家教育研究院辭書
基本資料
| 英文： | condition sum adder |
| 日期： | 2003年6月 |
| 出處： | 資訊與通信術語辭典 |
辭書內容
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名詞解釋： 在加法器中為了減少進位所產生的延遲，而在加法器電路中建立兩種和，及兩種進位的電路，然後依據不同的輸入條件產生的進位條件，獲得其實際的和及進位的加法器稱之。它可將加法器的運行速度加快。 |
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| 資料來源： | 國家教育研究院_條件總數加法器 |
| 授權資訊： | 資料採「 創用CC-姓名標示- 禁止改作 臺灣3.0版授權條款」釋出 |
貓頭鷹博士
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