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晶片延遲線 - 教育百科
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| 線 |
國家教育研究院辭書
基本資料
| 英文： | chip delay line |
| 日期： | 2003年6月 |
| 出處： | 資訊與通信術語辭典 |
辭書內容
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名詞解釋： 使用積體電路所製成的延遲元件。延遲的時間可從幾毫微秒到幾百毫微秒。其優點是體積小、延遲一致性良好。 |
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| 資料來源： | 國家教育研究院_晶片延遲線 |
| 授權資訊： | 資料採「 創用CC-姓名標示- 禁止改作 臺灣3.0版授權條款」釋出 |
貓頭鷹博士