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閘位準邏輯模擬 - 教育百科
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國家教育研究院辭書
基本資料
| 英文： | gate level logic simulation |
| 日期： | 2003年6月 |
| 出處： | 資訊與通信術語辭典 |
辭書內容
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名詞解釋： 利用計算機驗證設計中的數位系統的邏輯正確性的一種方法。模擬的輸入是邏輯圖和檢驗碼等,模擬的結果輸出是檢驗碼在邏輯圖中某些檢測點上所形成的波狀圖。對輸出結果進行分析可確定邏輯是否正確。 |
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| 資料來源： | 國家教育研究院_閘位準邏輯模擬 |
| 授權資訊： | 資料採「 創用CC-姓名標示- 禁止改作 臺灣3.0版授權條款」釋出 |
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